`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 15:56:04
// Design Name: 
// Module Name: rst_manage
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module rst_manage(
    input   i_clk       ,
    input   i_rst       ,
    input   i_rx_clk    ,
    input   i_tx_clk    ,
    input   i_rx_valid  ,

    output  o_rx_rst    ,
    output  o_tx_rst    
    );

/*********parameter**********/

/*********wire***************/

/*********reg****************/
reg [2 : 0] r_rx_overvalue;
/*********code*************/
rst_gen_module #(
    .RST_PERIOD ( 2 ))
 u_rst_gen_module (
    .i_clk                   ( i_tx_clk   ),

    .o_rst                   ( o_tx_rst   )
);    

always @(posedge i_clk,posedge i_rst ) begin
    
end

endmodule
